module top();

reg clk;

// reg        reset          ;
// // reg        txclk          ;
// reg        ld_tx_data     ;
// reg  [7:0] tx_data        ;
// reg        tx_enable      ;
// reg       tx_out         ;
// reg       tx_empty       ;
// reg        rxclk          ;
// reg        uld_rx_data    ;
// reg [7:0] rx_data        ;
// reg        rx_enable      ;
// reg        rx_in          ;
// reg       rx_empty       ;
integer i;

// always @（clk） clk2 = ~clk2;//二分频
initial begin
	$fsdbDumpfile("tb.fsdb");
    $fsdbDumpvars(0, top);
	clk = 0;
	i = 0;
	// $fsdbDumpon;
	// #100000
	// $fsdbDumpoff;
	// $finish();
	// reset = 1;
	// #200 reset = 0;
	// rx_in = 0;

end

always   #100 clk = ~clk; //定义系统时钟
// always @(clk) rx_in = ~rx_in;

always @(posedge clk) begin
	i = i+1;
	// $display("====\n");
	if (i % 100000 == 0)
		$display("%d", i);	
	// ld_tx_data = 0;
	// tx_data = 0;
	// tx_enable = 0;
	// uld_rx_data = 0;
	// rx_enable = 0;
	// rx_in = 0;

	if (i == 1000000) begin
		$finish;
	end
end


// uart uart0 (
// .reset(reset),
// .txclk(clk),
// .ld_tx_data(ld_tx_data),
// .tx_data(tx_data),
// .tx_enable(tx_enable),
// .tx_out(tx_out),
// .tx_empty(tx_empty),
// .rxclk(rxclk),
// .uld_rx_data(uld_rx_data),
// .rx_data(rx_data),
// .rx_enable(rx_enable),
// .rx_in(rx_in),
// .rx_empty(rx_empty)
// );

endmodule